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Le K10 apporte le support des instructions SSE4a , les instructions SSE4 étaient un nouveau jeu d'instructions destinés au penryn d'Intel. Le SSE4 apporte 47 nouvelles instructions , le SSE4a qui sera intégré dans les futurs barcelona est en faite un dérivé du SSE4 d'Intel qui contient des instructions graphiques, d'encodage vidéo, de calculs 3D, et associées au multimédia. La DDR2-1066 sera supporté, le K8 supportait la DDR2-800, ceci permet à couper l'herbe sous le pied à intel qui voulait utiliser la DDR3-1066 sur sa future plateforme Bearlake.
Les processeurs de la famille K10 d'AMD sont agressifs, ce sont des CPUs AMD64 à trois voies superscalaires. Ils peuvent chercher, décoder, et résoudre jusqu'à trois instructions AMD64 par cycle avec une unité de commande centralisée d'instruction (ICU) et deux planificateurs indépendants d'instruction pour les nombres entiers et deux planificateurs pour les virgules flottantes. Ces deux planificateurs peuvent résoudre simultanément jusqu'à neuf micro-ops sur les trois unités d'usage universel d'exécution de nombre entier (ALUs), trois unités de génération d'adresse (AGUs) et trois unités d'exécution à virgule flottante. Les processeurs déplacent des instructions de nombre entier grâce au pipeline d'exécution d'entier, qui comprend le planificateur de nombre entier et l'ALU. Les instructions à virgule flottantes sont manipulées par le pipeline d'exécution à virgule flottante, qui comprend le planificateur à virgule flottante et les unités d'exécution à virgule flottante.
Le barcelona ajoute une entrée 512 indirecte prédictive qui prévoit les branches indirectes. Une branche indirect est une branche ou la cible est un endroit pointé par une adresse en mémoire , en d'autres termes, une branche avec des cibles multiples. Au lieu de s'embrancher directement à une étiquette indiquée par l'instruction de branche, une branche indirecte, envoie le CPU à un emplacement mémoire qui contient l'endroit de l'instruction à la laquelle elle devrait s'embrancher.
AMD a introduit un un optimiseur de pile side-band pour enlever ces manipulations de la pile du jeu d'instruction, semblable au moteur dédié de pile dans le Pentium M. Les deux MPUs utilisent deux registres, ESPO et ESPD(c'est une terminologie d'Intel). ESPO est la valeur originale pour l'indicateur de pile et est conservé dans un registre dans la machine out-of-order, alors qu'ESPD, le registre delta , dépiste des changements faits sur l'ESP et est dans le front-end. Depuis que l'ESP esu registre de l'architecture , un micro-op spéciale est fournit pour récupérer l'ESP depuis ESPO et ESPD, bien que l'utilisation de ce petit correctif est minimisé dans le barcelona. Quand une instruction de modification de pile est détectée, elle est enlevée et résolue par un ALU dédié qui modifie ESPD. Ceci signifie que beaucoup d'opérations sur la pile peuvent être traitées en parallèle, libère les réservations des stations, commande à nouveau les buffers et l'ALUs régulier pour d'autres travaux. Les avantages de cette technique sont fortement dépendants de la charge de travail , mais AMD et Intel sont d'accords qu'habituellement 5% des micro-ops peuvent être éliminés.
